| 适用于1000Base-T以太网的低抖动低功耗频率综合器 |
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| 引用本文： | 陆平,王彦,郑增钰,任俊彦.适用于1000Base-T以太网的低抖动低功耗频率综合器[J].半导体学报,2006,27(1):137-142. |
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| 作者姓名： | 陆平 王彦 郑增钰 任俊彦 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,200433;复旦大学专用集成电路与系统国家重点实验室,上海,200433;复旦大学专用集成电路与系统国家重点实验室,上海,200433;复旦大学专用集成电路与系统国家重点实验室,上海,200433 |
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| 摘 要： | 采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.
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| 关 键 词： | 以太网 频率综合器 时钟抖动 |
| 文章编号： | 0253-4177(2006)01-0137-06 |
| 收稿时间： | 07 2 2005 12:00AM |
| 修稿时间： | 08 26 2005 12:00AM |
A Low-Jitter and Low-Power Frequency Synthesizer Applied to 1000Base-T Ethernet |
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| Lu Ping,Wang Yan,Zheng Zengyu and Ren Junyan.A Low-Jitter and Low-Power Frequency Synthesizer Applied to 1000Base-T Ethernet[J].Chinese Journal of Semiconductors,2006,27(1):137-142. |
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| Authors: | Lu Ping Wang Yan Zheng Zengyu and Ren Junyan |
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| Affiliation: | State Key Laboratory of ASIC & System,Fudan University,Shanghai 200433,China;State Key Laboratory of ASIC & System,Fudan University,Shanghai 200433,China;State Key Laboratory of ASIC & System,Fudan University,Shanghai 200433,China;State Key Laboratory of ASIC & System,Fudan University,Shanghai 200433,China |
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| Abstract: | |
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| Keywords: | Ethernet frequency synthesizer clock jitter |
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