| SOC的可测性设计 |
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| 引用本文： | 梁宇,韩奇,魏同立,郑茳. SOC的可测性设计[J]. 固体电子学研究与进展, 2001, 21(3): 246-252 |
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| 作者姓名： | 梁宇 韩奇 魏同立 郑茳 |
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| 作者单位： | 东南大学微电子中心, |
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| 摘 要： | SOC(片上系统 )由于设计周期短、可重用性好、可靠性高等优点而被广泛应用。对于DFT(可测性设计 ) ,SOC的规模及复杂性带来了诸多挑战 ,如多时钟域问题、嵌入式模块的不同测试方法、引脚的有限性等等。文中将就这些问题结合实例讨论一种可配置的系统 DFT方法
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| 关 键 词： | 片上系统 可测性设计 超大规模集成电路 扫描测试 |
| 文章编号： | 1000-3819(2001)03-246-07 |
| 修稿时间： | 2000-10-03 |
The Methodology of DFT for SOC |
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| LIANG Yu HAN Qi WEI Tongli. The Methodology of DFT for SOC[J]. Research & Progress of Solid State Electronics, 2001, 21(3): 246-252 |
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| Authors: | LIANG Yu HAN Qi WEI Tongli |
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| Abstract: | SOC(System on ch ip)becomes popular because of the reusab ility,short time-to-market and reliabili ty.At the same time,SOC bring more chall enge to test which includes multi-clock domain,core-based design,pin-limited and etc.A configurable system level DFT sol ution for SOC is presented through a rea l life case. |
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| Keywords: | SOC DFT VLS I scan -based test |
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