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| 基于FPGA的Viterbi译码器设计 | |
| 作者姓名： | 王连成 |
| 作者单位： | 西安电子科技大学电子工程学院,陕西西安710071 |
| 摘 要： | 卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司EP3C120F780C8芯片的（2，1，7）Viterbi译码器，同时给出了时序仿真图。 |
| 关 键 词： | 卷积码 Viterbi译码 FPGA |
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