| 时钟低摆幅双边沿低功耗触发器的设计 |
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| 引用本文： | 张慧熙,沈继忠. 时钟低摆幅双边沿低功耗触发器的设计[J]. 电路与系统学报, 2006, 11(2): 58-61 |
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| 作者姓名： | 张慧熙 沈继忠 |
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| 作者单位： | 1. 浙江大学,信息与电子工程学系,浙江,杭州,310028
2. 浙江大学,信息与电子工程学系,浙江,杭州,310028;浙江大学,城市学院信息与电气工程学院,浙江,杭州,310015 |
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| 摘 要： | 传统的时钟低摆幅触发器由于工作方式和电路结构不够合理,使得电路的结点电容和开关活动性较大,增加了电路的开关功耗.本文通过改进传统的时钟低摆幅触发器的工作方式和电路结构,设计了一种新型的时钟低摆幅双边沿触发器--反馈保持型时钟低摆幅双边沿触发器(Feedback Keeper Low-swing Clock Double-edge-triggered Flip-flop-FK-LSCDFF).模拟结果表明所设计的触发器具有正确的逻辑功能,跟传统的时钟低摆幅双边沿触发器相比,降低近17%的功耗.
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| 关 键 词： | 低功耗 时钟低摆幅 双边沿触发器 |
| 文章编号： | 1007-0249（2006）02-0058-04 |
| 收稿时间： | 2004-08-09 |
| 修稿时间： | 2004-09-12 |
The design of low-swing clock low power double-edge-triggered flip-flop |
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| ZHANG Hui-xi,SHEN Ji-zhong. The design of low-swing clock low power double-edge-triggered flip-flop[J]. Journal of Circuits and Systems, 2006, 11(2): 58-61 |
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| Authors: | ZHANG Hui-xi SHEN Ji-zhong |
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| Abstract: | |
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| Keywords: | CMOS |
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