| Verilog到VHDL翻译器的设计与实现 |
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| 引用本文： | 安健,吴悦,杨洪斌,李俊红.Verilog到VHDL翻译器的设计与实现[J].计算机工程与设计,2005,26(10):2695-2697. |
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| 作者姓名： | 安健 吴悦 杨洪斌 李俊红 |
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| 作者单位： | 上海大学,计算机工程与科学学院,上海,200072;上海大学,计算机工程与科学学院,上海,200072;河北师范大学,数学与信息学院,河北,石家庄,050016 |
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| 基金项目： | 上海应用材料研究发展基金项目（0215）. |
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| 摘 要： | 描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现。首先将Verilog模块转换为中间格式，然后按照预定义的翻译规则，生成功能等价的VHDL设计实体。该翻译器目前只支持Verilog的一个子集。通过Verilog2VHDL，使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能。
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| 关 键 词： | Verilog VHDL 翻译器 |
| 文章编号： | 1000-7024（2005）10-2695-03 |
| 收稿时间： | 2004-08-10 |
| 修稿时间： | 2004-08-10 |
Design and implementation of translator of verilog to VHDL |
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| AN Jian,WU Yue,YANG Hong-bin,LI Jun-hong.Design and implementation of translator of verilog to VHDL[J].Computer Engineering and Design,2005,26(10):2695-2697. |
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| Authors: | AN Jian WU Yue YANG Hong-bin LI Jun-hong |
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| Abstract: | The design and implementation of a translator from Verilog to VHDL were described. First, verilog modules to intermediate format, then according to the translating rules, equivalent VHDL entities in function were built. At present, this translator only support a subsets of verilog, |
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| Keywords: | verilog VHDL translator |
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