| 一种基于FPGA的Viterbi译码器 |
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| 引用本文： | 牛晨曦,张辉. 一种基于FPGA的Viterbi译码器[J]. 现代电子技术, 2005, 28(3): 56-57 |
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| 作者姓名： | 牛晨曦 张辉 |
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| 作者单位： | 西安电子科技大学,陕西,西安,710071 |
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| 摘 要： | 介绍了一种(2，1，6)删余生成的(3，2，6)卷积码的Viterbi译码器的FPGA实现方法。该译码器基于软判决设计，约束长度为7。在具体实现中采用了全并行的处理方法，提高了译码速率。
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| 关 键 词： | 数字通信 Viterbi译码器 FPGA CPLD |
| 文章编号： | 1004-373X(2005)03-056-02 |
| 修稿时间： | 2004-10-15 |
A Viterbi Decoder Based on FPGA |
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| NIU Chenxi,ZHANG Hui. A Viterbi Decoder Based on FPGA[J]. Modern Electronic Technique, 2005, 28(3): 56-57 |
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| Authors: | NIU Chenxi ZHANG Hui |
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| Abstract: | This paper introduced the realization of viterbi decoder.It based on the soft _decision design. The speed of decoding is enhanced by implementation in parallel processing mode. |
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| Keywords: | digital communication Viterbi decoder FPGA CPLD |
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