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| 基于FPGA的差分延迟时间测量电路设计北大核心CSCD | |
| 引用本文： | 杨仪周严.基于FPGA的差分延迟时间测量电路设计北大核心CSCD[J].仪表技术与传感器,2023(5):40-43. |
| 作者姓名： | 杨仪周严 |
| 作者单位： | 1.南京理工大学机械工程学院210094; |
| 基金项目： | 国家重点研发计划(2021YFB3201604)；国家自然科学基金(62101263)；中央高校基本科研业务费专项资金资助(30920021110)。 |
| 摘 要： | 等精度同步法是频率测量的常用方法,但是计数闸门和基准时钟信号的不同步会产生一个时间间隔,导致最终出现一个字的量化误差。为了减小该误差,提出一种基于FPGA的全数字差分延迟TDC(time-to-digital converter)电路。文中TDC基于差分延迟线原理,构建2条时延不同的延迟线代替传统单线延迟,提高了测量分辨率。设计数字校准电路,减少测量过程中外界条件变化造成的误差,试验结果表明:25℃下TDC单次测量绝对误差小于90 ps。 |
| 关 键 词： | 时间间隔测量 差分延迟法 自校准数字电路 数字现场可编程门阵列 |
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