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| FPGA高速串行收发器时钟同步设计 | |
| 作者姓名： | 刘智 雷革 徐广磊 |
| 作者单位： | 中国科学院大学,北京100049;中国科学院高能物理研究所,北京100049;中国科学院高能物理研究所,北京100049 |
| 摘 要： | 在为粒子加速器设计定时系统时,通常采用集成高速串行收发器的FPGA来实现。为了消除串行收发器恢复时钟相位的不确定性,本设计利用串行收发器接收端恢复数据检测时钟相位,然后采用"重启法"实现恢复时钟相位的固定。该方法不需要额外的硬件设计,只使用一路串行收发器和少量硬件语言编程,简单易行,并经过了实验室验证。 |
| 关 键 词： | 串行收发器 时钟数据恢复 时钟同步 |
| 本文献已被 CNKI 万方数据 等数据库收录！ | |