| 低温烧结多层片式压敏电阻器 |
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| 引用本文： | 钟明峰,苏达根,庄严.低温烧结多层片式压敏电阻器[J].广州化工,2005,33(1):28-30. |
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| 作者姓名： | 钟明峰 苏达根 庄严 |
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| 作者单位： | 1. 华南理工大学,特种功能材料及其制备新技术教育部重点实验室,广州,510640
2. 广州新日电子有限公司,广州,510335 |
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| 基金项目： | 广州市重点科技攻关项目 (2 0 0 2Z2 -D0 0 1 1 ) |
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| 摘 要： | 通过对压敏粉体进行DSC分析 ,确定低温烧结配方的较佳烧成温度在 95 0℃附近 ,以 10 %钯 - 90 %银的合金为内电极 ,制得电性能良好的多层压敏电阻器。扫描电镜分析发现其晶粒尺寸约为 3～ 6 μm ,大小较为均匀。XRD分析表明低温烧结的瓷体具有类似高温烧结的瓷体的物相组成 ,即ZnO相、尖晶石相 (SP)Zn7Sb2 O12 、焦绿石相 (PY)Zn2 Bi3 Sb3 O14 以及 β -Bi2 O3 、γ -Bi2 O3 等富Bi相。由于在内电极中大大降低了的贵重金属钯的使用量 ,大大地降低了生产成本。
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| 关 键 词： | 多层片式压敏电阻器 低温烧结 低成本 |
Low Firing Multilayer Chip Varistor |
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| Zhong Mingfeng,SU Dagen,Zhuang yan.Low Firing Multilayer Chip Varistor[J].GuangZhou Chemical Industry and Technology,2005,33(1):28-30. |
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| Authors: | Zhong Mingfeng SU Dagen Zhuang yan |
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| Abstract: | |
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| Keywords: | multilayer chip varistor low firing low cost |
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