| 一种快速准规则LDPC码编码器的硬件实现 |
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| 引用本文： | 易燕,申敏. 一种快速准规则LDPC码编码器的硬件实现[J]. 信息安全与通信保密, 2007, 0(4): 54-55 |
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| 作者姓名： | 易燕 申敏 |
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| 作者单位： | 重庆邮电大学移动通信工程研究中心,重庆,400065 |
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| 摘 要： | LDPC码用迭代概率译码算法能接近香农限,但编码器常具有码长二次方的复杂度。论文介绍了一种基于Q矩阵的准规则LDPC码编码器直接用H矩阵进行设计,简化了H矩阵存储量,采用半并行结构,能进行运算量为线性复杂度的快速编码。编码器在Xilinx Virtex2 XC2V1000上用Verilog语言完成了物理实现。
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| 关 键 词： | LDPC码 Q矩阵 半并行结构 |
| 文章编号： | 1009-8054(2007)04-0054-02 |
| 修稿时间： | 2006-12-19 |
Hardware Implementation of Encoder for Quasi-Regular LDPC Codes |
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| YI Yan,SHEN Min. Hardware Implementation of Encoder for Quasi-Regular LDPC Codes[J]. China Information Security, 2007, 0(4): 54-55 |
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| Authors: | YI Yan SHEN Min |
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| Abstract: | |
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| Keywords: | LDPC Code Q-Matrix semi-parallel architecture |
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