| 一种高速Viterbi译码器的设计与实现 |
| |
| 引用本文： | 李刚, 黑勇, 乔树山, 仇玉林,.一种高速Viterbi译码器的设计与实现[J].电子器件,2007,30(5):1886-1889. |
| |
| 作者姓名： | 李刚 黑勇 乔树山 仇玉林 |
| |
| 作者单位： | 中国科学院微电子研究所,北京,100029 |
| |
| 摘 要： | Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.
|
| 关 键 词： | Viterbi译码器 高速设计 FPGA AWGN |
| 文章编号： | 1005-9490(2007)05-1886-04 |
| 修稿时间： | 2006年11月15 |
Design and Implementation of a High Speed Viterbi Decoder |
| |
| LI Gang,HEI Yong,QIAO Shu-shan,QIU Yu-lin.Design and Implementation of a High Speed Viterbi Decoder[J].Journal of Electron Devices,2007,30(5):1886-1889. |
| |
| Authors: | LI Gang HEI Yong QIAO Shu-shan QIU Yu-lin |
| |
| Affiliation: | Institute of Microelectronics of Chinese Academy of Sciences; Beijing 100029; China |
| |
| Abstract: | Viterbi decoding algorithm is an optimal decoding algorithm for convolutional code.A high speed(3,1,7)Viterbi decoder,which includes BMU,ACSU,SMU and CU,is designed and implemented.The Viterbi decoder is implemented and verified in Stratix II FPGA.The verification results show that the data throughput of the Viterbi decoder is 231Mbit/s and the Bit Error Rate(BER) is close to that of theory simulation result in AWGN channel.Compared to other Viterbi decoders,the proposed Viterbi decoder has higher speed and lower hardware implementation cost. |
| |
| Keywords: | Viterbi decoder high speed design FPGA AWGN |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
| 点击此处可从《电子器件》浏览原始摘要信息 |
|
点击此处可从《电子器件》下载全文 |
|
