大容量磁泡存储器件的设计和制备

为了使磁泡存储器能同其它存储器竞争,要求磁泡器件有更高的密度。我们的办法是减少常规坡莫合金器件的周期(12～16μm→6～8μm)。以这样的密度,就能在1cm~2的面积内做成1兆位的芯片。减少NiFe图形周期的主要障碍之一一直是阶梯涂层问题的存在。我们已经研究了一种全是平面加工的NiFe设计,能完成发生、交换、复制、和检测功能。工艺由沉织AlCu,SiO_2,NiFe三层膜组成,然后倒置掩蔽。其蚀刻步骤是:NiFe为离子刻蚀,SiO_2,AICu采用等离子刻蚀。这种方法设计的NiFe第二层有助于对准和掩蔽AlCu加工。因为NiFe是等离子刻蚀的极好掩模。此外,图形直接从10x—电子束中间掩模分步重复产生。最小图形为1μm,对准优于±1/4μm。从性能观点出发,对几种1兆位结构,例如1×1兆位、2×512千位和4×256千位芯片进行了比较。