| 双闹钟数字时钟芯片设计 |
| |
| 引用本文： | 卢雪萍,刘莎,马骏.双闹钟数字时钟芯片设计[J].现代电子技术,2004,27(9):4-5,7. |
| |
| 作者姓名： | 卢雪萍 刘莎 马骏 |
| |
| 作者单位： | 杭州电子工业学院IC-CAD研究所,浙江,杭州,310037 |
| |
| 摘 要： | 简述了一种双闹钟数字时钟芯片的设计分析，具体介绍了其中三态输入电路、可逆计数器、输出解码／驱动器等电路的设计。这种数字时钟芯片用途广泛，外围电路简单，并可以选择利用电网的50／60Hz作为烦率基准和电源，适用于数字钟、钟控收音机产品的应用。
|
| 关 键 词： | 数字时钟 三态输入电路 可逆计数器 输出解码／驱动器 |
| 文章编号： | 1004-373X(2004)09-004-02 |
Design of Digital Clock with Two Alarms |
| |
| LU Xueping,LIU Sha,MA Jun.Design of Digital Clock with Two Alarms[J].Modern Electronic Technique,2004,27(9):4-5,7. |
| |
| Authors: | LU Xueping LIU Sha MA Jun |
| |
| Abstract: | This paper present a design of digital clock with two alarms and introduce some circuits concretely such as three input circuit,reversible counter and output decoder/driver.this kind of digital clock can be used easily and widely, also can work with 50/60 Hz AC. It is applied to digital clock and radio controlled by clock. |
| |
| Keywords: | digital clock three input circuit reversible counter output decoder/driver |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
