| 基于SDRAM大容量缓存FIFO控制器的设计与实现 |
| |
| 引用本文： | 李丽斯,杨立杰,殷晔,安佰岳,刘康丽.基于SDRAM大容量缓存FIFO控制器的设计与实现[J].计算机测量与控制,2015,23(8):2703-2705. |
| |
| 作者姓名： | 李丽斯 杨立杰 殷晔 安佰岳 刘康丽 |
| |
| 作者单位： | 北京航天测控技术有限公司,北京 100041 ,北京航天测控技术有限公司,北京 100041 ,北京航天测控技术有限公司,北京 100041 ,北京航天测控技术有限公司,北京 100041 ,北京航天测控技术有限公司,北京 100041 |
| |
| 摘 要： | 数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO；系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz；设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s；设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。
|
| 关 键 词： | SDRAM 控制器 缓存 |
| 收稿时间： | 2014/11/18 0:00:00 |
| 修稿时间： | 2014/12/16 0:00:00 |
Design and Realization of Big Capability Cache FIFO Controller Based on SDRAM |
| |
| Abstract: | |
| |
| Keywords: | |
| 本文献已被 万方数据 等数据库收录！ |
| 点击此处可从《计算机测量与控制》浏览原始摘要信息 |
|
点击此处可从《计算机测量与控制》下载全文 |
|
