| VHDL语言高级综合子集的确立及其实现方法 |
| |
| 引用本文： | 张东晓,刘明业.VHDL语言高级综合子集的确立及其实现方法[J].计算机学报,1997,20(3):198-205. |
| |
| 作者姓名： | 张东晓 刘明业 |
| |
| 作者单位： | 北京理工大学ＡＳＩＣ研究所 |
| |
| 基金项目： | 国家自然科学基金,国家“八五”攻关项目基金,国防科学预研项目基金 |
| |
| 摘 要： | 越来越多的高级综合系统采用或接受ＶＨＤＬ语言作为设计输入，但ＶＨＤＬ语言的语义本质是基于模拟而非基于高级综合的，许多语法现象不能或不适于进行综合。本文系统地分析了ＶＨＤＬ语言的可综合性问题，详细讨论了ＶＨＤＬ语言的各种语法现象的可综合性，并结合实际系统分析了ＶＨＤＬ语言高级综合子集的确立及实现方法。
|
| 关 键 词： | VHDL语言 高级综合 综合子集 可综合性 |
THE DETERMINATION OF A VHDL SUBSET FOR HIGH LEVEL SYNTHESIS AND ITS IMPLEMENTATION METHODOLOGY |
| |
| ZHANG Dongxiao and LIU Mingye.THE DETERMINATION OF A VHDL SUBSET FOR HIGH LEVEL SYNTHESIS AND ITS IMPLEMENTATION METHODOLOGY[J].Chinese Journal of Computers,1997,20(3):198-205. |
| |
| Authors: | ZHANG Dongxiao and LIU Mingye |
| |
| Abstract: | More and more high level synthesis systems accept VHDL as design input. The simulation based semantics of VHDL, however, causes many difficulties for synthesis. This paper analyses the synthesizability of VHDL systematically, discusses in detail the various synthesizability problems of VHDL syntax. The implementation methodology of VHDL high level synthesis is given. |
| |
| Keywords: | VHDL high level synthesis VHDL high level synthesis system subset for high level synthesis synthesizability |
| 本文献已被 CNKI 维普 等数据库收录！ |
