| H.264解码器的系统设计及CAVLC的硬件实现 |
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| 引用本文： | 高玉娥,石迎波,封颖,李金秀. H.264解码器的系统设计及CAVLC的硬件实现[J]. 电视技术, 2006, 0(12): 23-25,84 |
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| 作者姓名： | 高玉娥 石迎波 封颖 李金秀 |
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| 作者单位： | 西安电子科技大学ISN国家重点实验室,陕西,西安,710071;西安电子科技大学ISN国家重点实验室,陕西,西安,710071;西安电子科技大学ISN国家重点实验室,陕西,西安,710071;西安电子科技大学ISN国家重点实验室,陕西,西安,710071 |
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| 摘 要： | 设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.
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| 关 键 词： | H.264标准 基于上下文的可变长编码 指数哥伦布码 FPGA设计 |
| 文章编号： | 1002-8692（2006）12-0023-03 |
| 收稿时间： | 2006-09-20 |
| 修稿时间： | 2006-09-20 |
System Design of H.264 Decoder and Hardware Implementation for CAVLC |
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| GAO Yue,SHI Ying-bo,FENG Ying,LI Jin-xiu. System Design of H.264 Decoder and Hardware Implementation for CAVLC[J]. Ideo Engineering, 2006, 0(12): 23-25,84 |
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| Authors: | GAO Yue SHI Ying-bo FENG Ying LI Jin-xiu |
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| Abstract: | The system design of an H.264 decoder based on the cooperation of software and hardware is presented. With this scheme, the paper describes a hardware architecture of CAVLC decoder module by using finite state machine to control the decoder flow and optimization of code-table search to increase the speed. Simulation results testify that the design can realize real time decoding of bit stream in H.264 baseline profile 4CIF with 30 f/s while minimizing the use of hardware resources. |
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| Keywords: | H.264 CAVLC Exp-Golomb code FPGA |
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