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| 一种位同步时钟提取方案及实现 | |
| 引用本文： | 王兰勋,荣民. 一种位同步时钟提取方案及实现[J]. 无线电工程, 2003, 33(10): 59-61 |
| 作者姓名： | 王兰勋 荣民 |
| 作者单位： | 河北大学(王兰勋)，河北大学(荣民) |
| 摘 要： | 提出了一种数字通信中位同步时钟信号快速提取的方案。本方案比通常用的锁相环法具有同步快、实现简单等特点。据此方案设计了位同步时钟提取电路,并用CPLD予以实现,同时给出了该电路的仿真实验结果。 |
| 关 键 词： | 数字通信 位同步 锁相环 CPLD |
| 修稿时间： | 2003-05-05 |
A New Technique for Rapid Picking- up Bit Synchronous Clock in Digital Communication |
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| Abstract: | |
| Keywords: | CPLD |
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