| 一种位级流水线乘法器的设计 |
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| 引用本文： | 陈弘毅 岳震五. 一种位级流水线乘法器的设计[J]. 电子学报, 1992, 20(5): 39-46 |
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| 作者姓名： | 陈弘毅 岳震五 |
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| 作者单位： | 清华大学微电子学研究所，清华大学微电子学研究所，清华大学微电子学研究所 北京 100084，北京 100084，北京 100084 |
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| 摘 要： | 本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。
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| 关 键 词： | 乘法器 流水线 多米诺电路 寄存器 |
A Design on the Bit-Level Pipelined Multiplier |
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| Chen Hongyi,Yue Zhenwn,Gu Qun. A Design on the Bit-Level Pipelined Multiplier[J]. Acta Electronica Sinica, 1992, 20(5): 39-46 |
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| Authors: | Chen Hongyi Yue Zhenwn Gu Qun |
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| Keywords: | Multiplier Pipeline Systolic array Domino circuits |
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