| 数字集成电路测试矢量的生成 |
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| 引用本文： | 刘伟.数字集成电路测试矢量的生成[J].电子与封装,2007,7(4):18-20,48. |
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| 作者姓名： | 刘伟 |
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| 作者单位： | 无锡市晶源微电子有限公司,江苏,无锡,214028 |
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| 摘 要： | 电路的日益复杂和集成度的不断提高,使测试已成为集成电路设计中费用最高、难度最大的一个环节。文章主要讨论了测试中伪随机测试矢量的生成,并提出了改进其周期的办法,从而大大提高了故障的覆盖率。最后通过硬件描述语言Verilog在Quartus Ⅱ软件下进行仿真,验证了其正确性。
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| 关 键 词： | 随机测试序列 硬件描述语言Verilog 同余伪随机序列 线性反馈移位寄存器 |
| 文章编号： | 1681-1070（2007）04-018-03 |
| 收稿时间： | 2006-10-18 |
| 修稿时间： | 2006年10月18 |
Produce of Generate Test Vector in the Testing of Digital Integrated Circuits |
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| LIU Wei.Produce of Generate Test Vector in the Testing of Digital Integrated Circuits[J].Electronics & Packaging,2007,7(4):18-20,48. |
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| Authors: | LIU Wei |
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