| 基于FPGA的32位并行乘法器的设计与实现 |
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| 引用本文： | 蒋勇,罗玉平,马晏,叶新. 基于FPGA的32位并行乘法器的设计与实现[J]. 计算机工程, 2005, 31(23): 222-224 |
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| 作者姓名： | 蒋勇 罗玉平 马晏 叶新 |
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| 作者单位： | 中国科学技术大学电子科学与技术系,合肥,230026 |
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| 摘 要： | 首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。
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| 关 键 词： | 乘法器 现场可编程逻辑门阵列 硬件描述语言 Booth算法 |
| 文章编号： | 1000-3428（2005）23-0222-03 |
| 收稿时间： | 2004-08-05 |
| 修稿时间： | 2004-08-05 |
Design and Implementation of 32-bit Parallel Multiplier Using FPGA |
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| JIANG Yong,LUO Yuping,MA Yan,YE Xin. Design and Implementation of 32-bit Parallel Multiplier Using FPGA[J]. Computer Engineering, 2005, 31(23): 222-224 |
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| Authors: | JIANG Yong LUO Yuping MA Yan YE Xin |
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| Affiliation: | Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230026 |
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| Abstract: | This paper discusses and compares different algorithms for multiplication. Then, a 32-bit parallel multiplier, which adoptes tree structure and modularization, is designed and implemented using FPGA. |
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| Keywords: | Multiplier FPGA VHDL Booth encoding |
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