| 基于VerilogHDL的背景噪声扣除电路设计 |
| |
| 引用本文： | 汪龙祺,阚珊珊,宋克非,王淑荣.基于VerilogHDL的背景噪声扣除电路设计[J].微计算机信息,2008,24(2):282-284. |
| |
| 作者姓名： | 汪龙祺 阚珊珊 宋克非 王淑荣 |
| |
| 作者单位： | 1. 130033,吉林,中科院长春光机与物理研究所应用光学国家重点实验室;130033,吉林,中国科学院研究生院
2. 中科院长春光机与物理研究所应用光学国家重点实验室,吉林,130033 |
| |
| 摘 要： | 本文介绍了一种基于硬件描述语言VerilogHDL的背景噪声扣除电路设计,该设计与以往使用加减计数芯片组成的电路相比,具有与MCU接口简单,软件操作方便等优点.
|
| 关 键 词： | VerilogHDL 背景噪声 扣除 VerilogHDL 背景噪声 电路设计 Based Background Noise Circuit 操作 软件 接口 组成 计数芯片 加减 使用 描述语言 硬件 |
| 文章编号： | 1008-0570(2008)01-2-0282-03 |
| 修稿时间： | 2007年10月13 |
Design Of Circuit Deducting Background Noise Based On VerilogHDL |
| |
| WANG LONGQI,KAN SHANSHAN,SONG KEFEI,WANG SHURONG.Design Of Circuit Deducting Background Noise Based On VerilogHDL[J].Control & Automation,2008,24(2):282-284. |
| |
| Authors: | WANG LONGQI KAN SHANSHAN SONG KEFEI WANG SHURONG |
| |
| Abstract: | |
| |
| Keywords: | |
| 本文献已被 万方数据 等数据库收录！ |
|
