基于40nm工艺的高效时钟树优化设计

随着集成电路工艺进入先进节点，芯片集成规模越来越大，工作频率越来越高，给IC设计带来了巨大的挑战。本文采用寄存器分时钟域划分，替换工具自动寄存器规划的方法，发现在时钟长度和时钟偏斜等方面都有较大的提升，时钟长度减少了46%，时钟偏斜减少了47%，并有效减少了保持时间的违规，能够满足项目的时序要求。而且与工具自动寄存器规划的方法相比，采用分时钟域寄存器划分，有效解决了绕线拥塞问题，short数量从85减少到5，同时芯片的功耗也降低了20%，有效提高了芯片的性能。