| CMOS数字锁相环中的自校准技术 |
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| 引用本文： | 刘素娟,杨维明,陈建新. CMOS数字锁相环中的自校准技术[J]. 微电子学, 2005, 35(6): 572-576 |
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| 作者姓名： | 刘素娟 杨维明 陈建新 |
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| 作者单位： | 北京工业大学,光电子实验室,北京,100022 |
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| 基金项目： | 国家高技术研究发展计划(863计划) |
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| 摘 要： | 提出了一种数字锁相环(DPLL).该电路采用自校准技术,具有快速锁定、低抖动、锁定频率范围宽等优点.设计的锁相环在1.8 V外加电源电压时,工作在60～600 MHz宽的频率范围内.电路采用5层金属布线的0.18 μm CMOS工艺制作.测试结果显示,电路的峰-峰抖动小于输出信号周期(Tout)的0.5%,锁相环锁定时间小于参考时钟预分频后信号周期(Tpre)的150倍.
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| 关 键 词： | 数字锁相环 自校准 相频检测 压控振荡器 |
| 文章编号： | 1004-3365（2005）06-0572-05 |
| 收稿时间： | 2005-03-16 |
| 修稿时间： | 2005-03-162005-06-24 |
Self-Calibration Technique for CMOS Digital Phase Locked Loop |
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| LIU Su-juan,YANG Wei-ming,CHEN Jian-xin. Self-Calibration Technique for CMOS Digital Phase Locked Loop[J]. Microelectronics, 2005, 35(6): 572-576 |
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| Authors: | LIU Su-juan YANG Wei-ming CHEN Jian-xin |
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| Affiliation: | Optoelectronics Laboratory, Beijing University of Technology, Beijing, 100022, P. R. China |
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| Abstract: | |
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| Keywords: | CMOS |
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