YUV分离的两种FPGA实现

速度与面积的互换一直是基于FPGA设计中的一个不变的主题,在此介绍了两种YUV分离的FPGA的实现方式：基于面积的实现和基于速度的实现。前者仅用一片双口RAM串行,实现了YUV分离数据的输出;后者利用流水线的思想,基于两片双口RAM之间的乒乓操作,完成了模块的设计。通过Verilog HDL对两种方法进行了实现,并利用ModelSim完成了模块仿真。通过对比发现,二者各有优势：前者消耗硬件资源与面积较后者有很大改进;后者对提高整体系统实时性具有重大意义。因此,两种实现方式从两个角度为YUV的分离存储提供了可行的解决方案。