| 基于FPGA的卷积码译码器设计 |
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| 引用本文： | 张洋,王秀敏,陈豪威,杨世华,李祥波.基于FPGA的卷积码译码器设计[J].通信技术,2010,43(5):72-73,76. |
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| 作者姓名： | 张洋 王秀敏 陈豪威 杨世华 李祥波 |
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| 作者单位： | 中国计量学院,信息工程学院,浙江,杭州,310018 |
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| 基金项目： | 国家自然科学基金，国家质量监督检验检疫总局资助项目 |
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| 摘 要： | 针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的（2,1,8）卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。
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| 关 键 词： | 现场可编程逻辑门阵列 卷积码 维特比 Verilog HDL |
Design of Convolutional Code Decoder Based on FPGA |
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| ZHANG Yang,WANG Xiu-min,CHEN Hao-wei,YANG Shi-hua,LI Xiang-bo.Design of Convolutional Code Decoder Based on FPGA[J].Communications Technology,2010,43(5):72-73,76. |
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| Authors: | ZHANG Yang WANG Xiu-min CHEN Hao-wei YANG Shi-hua LI Xiang-bo |
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| Affiliation: | ZHANG Yang,WANG Xiu-min,CHEN Hao-wei,YANG Shi-hua,LI Xiang-bo(College of Information Engineering,China Jiliang University,Hangzhou Zhejiang 310018,China) |
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| Abstract: | To overcome the defects of current convolutional code decoders in occupying too much resource and being with low working frequency,a new decoder of(2,1,8) convolutional code based on Viterbi algorithm is designed.To effectively improve the operating frequency of the decoder,registers are used to store the path metrics and survivor path of each state.By analyzing the relationship among one state and its former states which come to it,a simple way to realize the process in hardware is found.The minimum regist... |
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| Keywords: | Verilog HDL |
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