| 总线数据宽度可配置DDR传输的FPGA设计与实现 |
| |
| 引用本文： | 刘勤让,邬江兴.总线数据宽度可配置DDR传输的FPGA设计与实现[J].计算机工程与应用,2005,41(12):102-103,115. |
| |
| 作者姓名： | 刘勤让 邬江兴 |
| |
| 作者单位： | 国家数字交换系统工程技术研究中心,郑州,450002;解放军信息工程大学信息工程学院,郑州,450002 |
| |
| 基金项目： | 国家“十五”863信息技术领域重大专项课题(编号:2001AA121011) |
| |
| 摘 要： | 随着FPGA开发规模和内部集成度的不断提升,FPGA通常需要控制多个外部芯片,导致FPGA的管脚资源在设计中变得越来越宝贵,文章给出了一种利用总线数据DDR传输的设计方式来减少管脚的使用,提出了一种总线宽度可配置的通用实现模块思想,并给出了详细的实现以及高速DDR设计中应该考虑的问题。
|
| 关 键 词： | DDR FPGA 时序 |
| 文章编号： | 1002-8331-(2005)12-0102-02 |
The Design and Implementation of the Configurable Bus Data DDR Transmission in FPGA |
| |
| Liu Qinrang,Wu Jangxing.The Design and Implementation of the Configurable Bus Data DDR Transmission in FPGA[J].Computer Engineering and Applications,2005,41(12):102-103,115. |
| |
| Authors: | Liu Qinrang Wu Jangxing |
| |
| Abstract: | With the scale and integrity upgrade in the FPGA design,more chips are controlled by the FPGA.So how to reduce the pin usage becomes an important issue.This paper provides a bus data DDR transmission scheme to solve the problem and develops an universal module with configurable bus width,meanwhile the detailed design and problems must be taken into account for high speed design are presented. |
| |
| Keywords: | DDR FPGA timing |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
|
