| 一种带时延约束的FPGA布局算法 |
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| 引用本文： | 周锋,童家榕,唐璞山. 一种带时延约束的FPGA布局算法[J]. 计算机辅助设计与图形学学报, 1999, 11(4): 304-308 |
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| 作者姓名： | 周锋 童家榕 唐璞山 |
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| 作者单位： | 复旦大学电子工程系CAD研究室,上海,200433 |
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| 基金项目： | 国家“九五”重点科技攻关项目 |
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| 摘 要： | 基于ＳＲＡＭ编程结构的ＦＰＧＡ由于编程ＭＯＳ管的导通电阻与ＡＳＩＣ相比连线时延较大，为使电路能正常工作，很多情况下设计者必须对电路中某些路径的延迟作出限制，例如，地某些关键路径，要求时延小于某个值，或对一组路径，要求其中任意２条路径的进在东大于某个值，提出的一种能考虑这些时间约束条件的ＦＰＧＡ模拟退火布局算法－－ＰＴＣＰ，用约束条件指导模拟退火的方向，为了提高实现约束条件的成功率和获得更优化的结果
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| 关 键 词： | 布局 时延约束 |
| 修稿时间： | 1997-12-29 |
PLACEMENT WITH TIME CONSTRAINTS FOR FPGA DESIGN |
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| ZHOU Feng,TONG Jia-Rong,TANG Pu-Shan. PLACEMENT WITH TIME CONSTRAINTS FOR FPGA DESIGN[J]. Journal of Computer-Aided Design & Computer Graphics, 1999, 11(4): 304-308 |
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| Authors: | ZHOU Feng TONG Jia-Rong TANG Pu-Shan |
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| Keywords: | FPGA |
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