| VLSI电路中互连线特性研究及其数值模拟 |
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| 引用本文： | 阮刚,肖夏,宋任儒,Thomas Otto,Thomas Gessner. VLSI电路中互连线特性研究及其数值模拟[J]. 微电子学, 2000, 30(1): 1-4,7 |
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| 作者姓名： | 阮刚 肖夏 宋任儒 Thomas Otto Thomas Gessner |
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| 作者单位： | 1. 复旦大学专用集成电路与系统国家重点实验室,上海,200433
2. Chemnitz技术大学微技术中心,德国 |
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| 摘 要： | 用数值计算方法详细模拟了室温及低温（７７Ｋ）下ＶＬＳＩ电路中金属互连线的寄生电容和时间延迟，得到了金属互连线的几何结构对寄生效应的影响。结果表明，互连线宽Ｗ同互连线节距Ｐ之经为０．５～０．６是获得最小时间延迟的最佳尺寸。模拟还给出了用铜代替铝金属线及用低介电常数电介质（εｌｏｗ．ｋ＝０．５ＥＳｉＯ２）代替ＳｉＯ２后，在室温和低温条件下寄生电容及延迟的改善情况。
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| 关 键 词： | 集成电路 互连线 数值模拟 VLSI |
Numerical Simulation of Capacitance and Time Delay for Interconnects in VLSI at Room Temperature and 77K |
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| RUAN Gang,XIAO Xia,Reinhard Streiter,SONG Ren-ru,Thomas Otto,Thomas Gessner. Numerical Simulation of Capacitance and Time Delay for Interconnects in VLSI at Room Temperature and 77K[J]. Microelectronics, 2000, 30(1): 1-4,7 |
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| Authors: | RUAN Gang XIAO Xia Reinhard Streiter SONG Ren-ru Thomas Otto Thomas Gessner |
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| Abstract: | |
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| Keywords: | VLSI Interconnection Parasitic capacitance Time delay Numerical simulation |
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