| 卷积码Viterbi译码器的FPGA设计与实现 |
| |
| 引用本文： | 刘建强,殷贤华. 卷积码Viterbi译码器的FPGA设计与实现[J]. 现代电子技术, 2004, 27(9): 47-48 |
| |
| 作者姓名： | 刘建强 殷贤华 |
| |
| 作者单位： | 桂林电子工业学院,电子工程系,广西,桂林,541004 |
| |
| 摘 要： | 主要介绍了卷积码中Viterbi译码器的FPGA实现方案。方案中设计了幸存路径交换寄存器模块，充分利用FPGA中丰富的触发器资源，减小了译码器状态控制的复杂度，提高了VB译码器的运行速度。
|
| 关 键 词： | 卷积码 Viterbi算法 FPGA VB |
| 文章编号： | 1004-373X(2004)09-047-02 |
| 修稿时间： | 2003-12-16 |
FPGA Design and Implementation of RSC Viterbi Decoder |
| |
| LIU Jianqiang,YIN Xianhua. FPGA Design and Implementation of RSC Viterbi Decoder[J]. Modern Electronic Technique, 2004, 27(9): 47-48 |
| |
| Authors: | LIU Jianqiang YIN Xianhua |
| |
| Abstract: | FPGA design and implementation of RSC Viterbi decoder is presented.Abundant flip-flop resource of FPGA made it possible to design survival path exchange register module. The solution decreased complexity of decoder control process as increased speed of decoder. |
| |
| Keywords: | RSC Viterbi algorithm FPGA VB |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
