| System Verilog与Verilog描述状态机(FSM)之比较 |
| |
| 引用本文： | 杨厚一,徐东明.System Verilog与Verilog描述状态机(FSM)之比较[J].西安邮电学院学报,2008,13(3):106-110. |
| |
| 作者姓名： | 杨厚一 徐东明 |
| |
| 作者单位： | 西安邮电学院,电子与信息工程系,陕西,西安,710121 |
| |
| 摘 要： | 由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的System Verilog来构建FSM的寄存器传输级(RTL)编码技术,并且将现存有效的RTL编码风格与新的增强的System Verilog编码风格进行比较,以显示System Verilog在构建FSM中的优势。
|
| 关 键 词： | System Verilog Verilog 状态机(FSM) 寄存器传输级(RTL) 编码风格(Coding Style) |
| 文章编号： | 1007-3264(2008)03-0106-05 |
| 修稿时间： | 2007年9月29日 |
Comparison between system verilog and verilog in modeling Finite State Machine (FSM) |
| |
| YANG Hou-yi,XU Dong-ming.Comparison between system verilog and verilog in modeling Finite State Machine (FSM)[J].Journal of Xi'an Institute of Posts and Telecommunications,2008,13(3):106-110. |
| |
| Authors: | YANG Hou-yi XU Dong-ming |
| |
| Affiliation: | YANG Hou - yi, XU Dong - ming (Department of Electronic and Information Engineering, Xi＇an University of Post and Telecommunications, Xi＇ an710121, China) |
| |
| Abstract: | |
| |
| Keywords: | system verilog verilog Finite State Machine(FSM) Register Transfer Level(RTL) coding style |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
