| 一种16×16位高速低功耗流水线乘法器的设计 |
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| 引用本文： | 吴明森,李华旺,刘海涛. 一种16×16位高速低功耗流水线乘法器的设计[J]. 微电子学与计算机, 2003, 20(8): 151-153 |
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| 作者姓名： | 吴明森 李华旺 刘海涛 |
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| 作者单位： | 中国科学院上海微系统与信息技术研究所,上海,200050 |
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| 摘 要： | 提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。
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| 关 键 词： | 乘法器 流水线 数字信号处理器 全加器单元 Booth算法 |
| 修稿时间： | 2003-03-13 |
A High-speed,Low-power,pipelined 16×16-bit multiplier design |
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| WU Ming-sen,LI Hua-wang,LIU Hai-tao. A High-speed,Low-power,pipelined 16×16-bit multiplier design[J]. Microelectronics & Computer, 2003, 20(8): 151-153 |
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| Authors: | WU Ming-sen LI Hua-wang LIU Hai-tao |
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| Abstract: | |
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| Keywords: | Multiplier Pipeline DSP Full-adder cell Booth algorithm |
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