| 支持并行模拟的Verilog编译技术研究与实现 |
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| 引用本文： | 李暾,李思昆,郭阳,刘功杰.支持并行模拟的Verilog编译技术研究与实现[J].计算机工程与应用,2002,38(16):184-187. |
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| 作者姓名： | 李暾 李思昆 郭阳 刘功杰 |
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| 作者单位： | 国防科学技术大学计算机学院,长沙,410073 |
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| 基金项目： | 国家自然科学基金重点项目(合同号:69933030)，部委试验基金项目资助 |
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| 摘 要： | 并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法，支持并行模拟的HDL编译技术是其中的关键技术，文章提出了一种支持并行模拟的Verilog编译技术，编译器将Verilog描述转换成C＋＋代码，最后与并行模拟核心库编译链接生成可执行并行程序。文章将编译器构成，代码生成方法和并行模拟核心库，该技术已经在并行Verilog模拟器ParaVer上实现。
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| 关 键 词： | 并行模拟 Verilog语言 编译技术 编译器 模拟核心库 |
| 文章编号： | 1002-8331-(2002)16-0184-04 |
| 修稿时间： | 2002年6月1日 |
Verilog Compile Techniques in Support of Parallel Simulation |
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| Li,Tun Li,Sikun Guo Yang Liu Gongjie.Verilog Compile Techniques in Support of Parallel Simulation[J].Computer Engineering and Applications,2002,38(16):184-187. |
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| Authors: | Li Tun Li Sikun Guo Yang Liu Gongjie |
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| Abstract: | |
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| Keywords: | Parallel Verilog simulation Simulation kernel Verilog compile |
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