| 高速MCU核中并行优先级中断系统的设计与实现 |
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| 引用本文： | 朱良辰,胡越黎,冉峰.高速MCU核中并行优先级中断系统的设计与实现[J].微电子学,2004,34(4):482-485. |
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| 作者姓名： | 朱良辰 胡越黎 冉峰 |
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| 作者单位： | 上海大学,微电子研究与开发中心,上海,200072 |
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| 基金项目： | 上海市教委自然科学项目(03AK16)，上海市科委技术攻关项目(025911323)资助 |
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| 摘 要： | 传统的微控制器(MCU)通常采用串行菊花链中断结构，每次都要按照优先级顺序串行查询中断源，在中断源比较多或需要快速实时处理的场合，无法满足中断响应时问的要求。文章在介绍两优先级11个可屏蔽中断源的中断系统基础上，提出了一种并行优先级中断结构，给出了详细的硬件描述语言实现流程图。该中断系统嵌入到所设计的高速MCU核里，通过Altera的APEX20KE FPGA开发板引出MCU的端口引脚，在实际微控制器应用系统上成功地进行了测试。
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| 关 键 词： | MCU 微控制器 中断系统 并行优先级 硬件描述语言 |
| 文章编号： | 1004-3365(2004)04-0482-04 |
Design and Implementation of a Parallel Priority Interrupt System in Fast MCU's |
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| ZHU Liang-chen,HU Yue-li,RAN Feng.Design and Implementation of a Parallel Priority Interrupt System in Fast MCU''''s[J].Microelectronics,2004,34(4):482-485. |
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| Authors: | ZHU Liang-chen HU Yue-li RAN Feng |
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| Abstract: | |
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| Keywords: | MCU Interrupt system Parallel priority Verilog HDL |
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