| 用Verilog HDL进行可综合RTL设计概述 |
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| 引用本文： | 牛英山,孙佳佳.用Verilog HDL进行可综合RTL设计概述[J].微处理机,2009,30(3):12-13,17. |
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| 作者姓名： | 牛英山 孙佳佳 |
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| 作者单位： | 中国电子科技集团公司第四十七研究所,沈阳,110032 |
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| 摘 要： | Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.
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| 关 键 词： | 硬件描述语言 可综合 代码风格 |
The Summary of Doing Synthesizable By Using Design Compiler |
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| NIU Ying-shan,SUN Jia-jia.The Summary of Doing Synthesizable By Using Design Compiler[J].Microprocessors,2009,30(3):12-13,17. |
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| Authors: | NIU Ying-shan SUN Jia-jia |
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