| 可任意设定计算精度的整数除法器的VHDL设计 |
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| 引用本文： | 朱卫华,郑留平.可任意设定计算精度的整数除法器的VHDL设计[J].国外电子测量技术,2008,27(2):16-18. |
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| 作者姓名： | 朱卫华 郑留平 |
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| 作者单位： | 南华大学电气工程学院,衡阳,421001 |
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| 摘 要： | 提出了十进制整数除法的VHDL设计方法。运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度。如果系统时钟为50MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2μs。
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| 关 键 词： | 整数除法 VHDL 有限状态机 精度 |
Design of the decimal integer divider pre-setting up precision in calculation based on VHDL |
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| Zhu Weihua,Zheng Liuping.Design of the decimal integer divider pre-setting up precision in calculation based on VHDL[J].Foreign Electronic Measurement Technology,2008,27(2):16-18. |
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| Authors: | Zhu Weihua Zheng Liuping |
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| Abstract: | |
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| Keywords: | integer division VHDL FSM precision |
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