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| 基于FPGA和PLL的DBPL信号解码系统的设计 | |
| 引用本文： | 黄小东,习友宝,古天祥.基于FPGA和PLL的DBPL信号解码系统的设计[J].电子世界,2012(16):114-114. |
| 作者姓名： | 黄小东 习友宝 古天祥 |
| 作者单位： | 电子科技大学电子工程学院 |
| 摘 要： | DBPL信号是铁路系统中的列车运行控制信号。设计了一种解码电路,将频率为564.48kHz的DBPL信号分离出来,利用FPGA和锁相环对DBPL信号进行解码,得到DBPL信号的测频信号和原码,并送到单片机进行测频和解析。 |
| 关 键 词： | DBPL解码 FPGA 锁相环 |
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