| 混合语言的EDA前端设计 |
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| 引用本文： | 滕焕勇,郑学仁. 混合语言的EDA前端设计[J]. 半导体技术, 2003, 28(1): 33-36 |
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| 作者姓名： | 滕焕勇 郑学仁 |
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| 作者单位： | 华南理工大学应用物理系,专用集成电路研究设计中心,广东,广州,510641 |
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| 摘 要： | 根据VHDL和VerilogHDL两种硬件描述语言的特点,以一个4位加法器为例,介绍了利用Modelsim和Synplify两种EDA工具,同时使用VHDL和VerilogHDL两种语言进行混合EDA前端设计的整个流程。设计时,要特别注意设计过程中不同语言模块之间的调用方式以及仿真时的编译顺序。
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| 关 键 词： | 电子设计自动化 VHDL Verilog 混合语言 |
| 文章编号： | 1003-353X(2003)01-0033-04 |
| 修稿时间： | 2002-03-20 |
EDA pre-design of mix-HDL |
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| TENG Huan-yong,ZHENG Xue-ren. EDA pre-design of mix-HDL[J]. Semiconductor Technology, 2003, 28(1): 33-36 |
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| Authors: | TENG Huan-yong ZHENG Xue-ren |
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| Abstract: | The characteristic of VHDL and Verilog HDL is introduced in this paper. Using a 4-bitadder as an example, with two EDA tools Modelsim and Synplify, we discuss the process of EDA pre-design of mix-HDL based on VHDL and Verilog HDL. In addition,we must pay attention to theinstance mode and the compile order in simulation for the modules described by difference HDL. |
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| Keywords: | EDA VHDL Verilog mix-HDL |
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