基于FPGA全功能MVB网络从设备链路层IP核设计

采用模块化的设计方法,将从设备链路层IP核分为多个模块,包括编码译码模块、帧校验模块、收发缓冲器模块、通信存储器模块以及控制单元模块。使用Altera公司的QuartusⅡ集成开发环境,以Verilog HDL作为硬件描述语言,实现各个模块的具体功能。使用软件仿真并在FPGA开发板上对链路层功能进行测试。实验结果表明,所设计的IP核满足国际列车通信网络标准IEC-61375。