| 用一种新型FPGA逻辑单元实现乘法器 |
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| 作者单位： | 贵州大学电子科学与信息技术学院 贵阳550025(李绪诚，陆安江，张正平)，贵州民族学院数学与计算机学院 贵阳550025(龙飞)，贵州通信建设设计咨询有限公司 贵阳550003(徐昊) |
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| 摘 要： | 提出了一种基于改进进位链的FPGA逻辑单元结构,并用4×4二进制乘法器进行了验证.仿真实验表明,新型逻辑单元结构具有较高性能,实现乘法器只需要18个逻辑单元,而CyclonII器件需要39个逻辑单元,因此新型的逻辑单元性能明显优于目前商用的FPGA.
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| 关 键 词： | FPGA 逻辑单元 进位链 乘法器 |
Implementing Multiplier Using a Novel FPGA Logic Cell |
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| Authors: | LI Xu-cheng LONG Fei XU Hao LU An-jiang ZHANG Zheng-ping |
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| Affiliation: | LI Xu-cheng1,LONG Fei2,XU Hao3,LU An-jiang1,ZHANG Zheng-ping1 |
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| Abstract: | |
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| Keywords: | FPGA logic cell carry chains multiplier |
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