| 基于FPGA的二-十进制转码器设计 |
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| 引用本文： | 王庆春,何晓燕.基于FPGA的二-十进制转码器设计[J].微型机与应用,2010,29(14). |
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| 作者姓名： | 王庆春 何晓燕 |
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| 作者单位： | 安康学院电子与信息技术研究中心,陕西,安康,725000 |
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| 基金项目： | 陕西省教育厅科学研究计划资助项目，安康学院专项科研计划资助项目 |
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| 摘 要： | 针对二进制转十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方案.并在FPGA开发板上成功地实现了该设计,验证结果表明,与使用中规模集成电路IP核(SN74185A)实现的7 bit、10 bit和12 bit的转码器相比,本设计可以分别节约28.5%、47.6%和49.6%的硬件实现代价(逻辑单元LEs);同时,电路的路径延迟也分别减少了0.7 ns、2.1 ns和8.9 ns.
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| 关 键 词： | 二进制转十进制(BCD)转码器 IP核 逻辑单元(LEs) 路径延迟(Tpd) |
Binary to decimal converter design based on FPGA |
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| WANG Qing Chun,HE Xiao Yan.Binary to decimal converter design based on FPGA[J].Microcomputer & its Applications,2010,29(14). |
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| Authors: | WANG Qing Chun HE Xiao Yan |
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| Abstract: | |
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| Keywords: | FPGA |
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