| ASIC设计中的静态时序分析技术 |
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| 引用本文： | 唐振宇.ASIC设计中的静态时序分析技术[J].电子与封装,2005,5(10):32-34. |
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| 作者姓名： | 唐振宇 |
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| 作者单位： | 同济大学信息与控制工程系,上海200433 |
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| 摘 要： | 随着工艺线宽的减小,时序问题开始主导集成电路设计。为了解决全芯片的互连延时,需要全芯片分析和优化。PrimeTime 是Synopsys 公司全芯片和门级静态时序分析工具。PrimeTime 用来分析大型同步数字专用集成电路。静态时序分析是一种彻底的分析、调试、验证设计的方法。
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| 关 键 词： | 建立时间 保持时间 时滞时间 静态时序分析 |
| 文章编号： | 1681-1070（2005）10-32-03 |
| 收稿时间： | 2004-12-14 |
| 修稿时间： | 2004年12月14 |
The Static Time Analysis Technology in ASIC Design |
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| Tang Zhen-yu.The Static Time Analysis Technology in ASIC Design[J].Electronics & Packaging,2005,5(10):32-34. |
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| Authors: | Tang Zhen-yu |
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| Abstract: | As process geometries shrink, timing issues dominate IC design.In order to account for interconnect delays across the chip, we require full-chip analysis and optimization capability.PrimeTime is the Synopsys full chip and gate-level static timing analyzer.It analyzes the timing of large synchronous digital ASICs.Static timing analysis is an exhaustive method of analyzing, debugging and validating design oerformance. |
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| Keywords: | Setup time Hold time Slack time Static timing analysis(STA) |
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