| 130nm工艺极低泄漏电流亚阈值SRAM存储单元设计 |
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| 引用本文： | 柏娜,吕白涛. 130nm工艺极低泄漏电流亚阈值SRAM存储单元设计[J]. 半导体学报, 2012, 33(6): 065008-6 |
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| 作者姓名： | 柏娜 吕白涛 |
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| 作者单位： | School of Information Science and Engineering, Southeast University, Nanjing 210096, China;School of Electronics and Information Engineering, Anhui University, Hefei 230601, China;School of Information Science and Engineering, Southeast University, Nanjing 210096, China;School of Electronics and Information Engineering, Anhui University, Hefei 230601, China |
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| 基金项目： | 国家建设高水平大学公派留学生项目 |
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| 摘 要： | 本文提出一款工作在亚阈值（200 mV）区域且具有极低泄漏电流的亚阈值SRAM存储单元。该存储单元采用自适应泄漏电流切断机制，该机制在没有带来额外的动态功耗和性能损失的前提下，同时降低动态操作（读/写操作）和静态操作时的泄漏电流。差分读出方式和可配置操作模式的应用，使得本文设计在亚阈值条件下（200 mV）仍然保持足够的鲁棒性。仿真结果表明，相比于参考文献中的亚阈值存储单元本文设计具有：（1）在不同的工艺角下，均具有较大的读噪声容限和保持噪声容限；（2）在动态操作和静态操作时均具有极低的泄漏电流。最后，我们将该存储单元成功的应用于IBM 130nm工艺下的一款 bits存储阵列中，测试结果表明该存储阵列可以在200 mV电源电压条件下正常工作，所对应功耗（包括动态功耗和静态功耗）仅0.13 μW，是常规六管存储单元功耗的1.16%。
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| 关 键 词： | 泄漏电流 SRAM 亚阈值区 CMOS工艺 单元 纳米 CMOS技术 待机模式 |
A 200 mV low leakage current subthreshold SRAM bitcell in a 130 nm CMOS process |
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| Affiliation: | School of Information Science and Engineering, Southeast University, Nanjing 210096, China;School of Electronics and Information Engineering, Anhui University, Hefei 230601, China;School of Information Science and Engineering, Southeast University, Nanjing 210096, China;School of Electronics and Information Engineering, Anhui University, Hefei 230601, China |
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| Abstract: | |
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| Keywords: | subthreshold SRAM static noise margin leakage ultra low power |
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