| 1553B总线通信终端知识产权核的设计 |
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| 引用本文： | 李延节,何劲松,李 然. 1553B总线通信终端知识产权核的设计[J]. 计算机应用, 2014, 34(3): 653-657. DOI: 10.11772/j.issn.1001-9081.2014.03.0653 |
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| 作者姓名： | 李延节 何劲松 李 然 |
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| 作者单位： | 1. 中国科学技术大学 软件学院，合肥2300262. 首都师范大学 信息工程学院，北京100048 |
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| 摘 要： | 为满足航天飞行器地面仿真设备使用的需求，设计了一种基于可编程逻辑门阵列(FPGA)的1553B总线通信终端知识产权(IP)核。在保证总线系统可靠性的前提下，采用自顶向下的设计方法与“双进程”编码方式，利用超高速硬件描述语言(VHDL)生成目标代码，使用ModelSim软件进行仿真，最后在实际设备中验证并应用。该IP核可配置在总线控制器、远程终端或总线监控器3种不同的工作模式下运行，易于集成入片上系统(SoC)，对进一步应用1553B总线提供了更多的选择。
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| 关 键 词： | 1553B总线 通信终端 可编程逻辑门阵列 知识产权核 可靠性 |
| 收稿时间： | 2013-09-05 |
| 修稿时间： | 2013-11-12 |
Intellectual property core design of communication terminal based on 1553B bus |
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| LI Yanjie HE Jingsong LI Ran. Intellectual property core design of communication terminal based on 1553B bus[J]. Journal of Computer Applications, 2014, 34(3): 653-657. DOI: 10.11772/j.issn.1001-9081.2014.03.0653 |
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| Authors: | LI Yanjie HE Jingsong LI Ran |
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| Affiliation: | 1. College of Software Engineering, University of Science and Technology of China, Hefei Anhui 230026, China;
2. College of Information Engineering, Capital Normal University, Beijing 100048, China |
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| Abstract: | |
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| Keywords: | 1553B Bus Communication Terminal Field Programmable Gate Array IP Core Reliability |
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