| 基于有限状态机的通用雷达定时器设计 |
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| 引用本文： | 徐绍剑, 张平, 孙吉利,.基于有限状态机的通用雷达定时器设计[J].电子器件,2007,30(5):1634-1637. |
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| 作者姓名： | 徐绍剑 张平 孙吉利 |
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| 作者单位： | 1. 中国科学院电子学研究所,北京,100080;中国科学院研究生院,北京,100080
2. 中国科学院电子学研究所,北京,100080 |
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| 摘 要： | 雷达定时器是雷达系统的重要组成部分,它的可靠性和稳定性是雷达系统可靠工作的基础.文章分析了雷达定时器的结构,结合FPGA的特点,提出一种基于有限状态机的通用雷达定时器的设计方法,并在FPGA中予以实现.仿真及实验测试表明,该设计的定时精度达到纳秒级,脉冲间相对延时可大于200μs,可以很好地满足系统性能要求.本方法具有结构简单紧凑、成本低、可靠性高、精度高等优点.
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| 关 键 词： | 雷达定时器 有限状态机 FPGA VHDL |
| 文章编号： | 1005-9490(2007)05-1634-04 |
| 修稿时间： | 2006年11月15 |
Design of General Radar Timer Based on FSM |
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| XU Shao-jian,ZHANG Ping,SUN Ji-li.Design of General Radar Timer Based on FSM[J].Journal of Electron Devices,2007,30(5):1634-1637. |
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| Authors: | XU Shao-jian ZHANG Ping SUN Ji-li |
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| Affiliation: | 21.Institute of Electronics; Chinese Academy of Sciences; Beijing 100080; China; 2.Graduate School of the Chinese Academy of Sciences; |
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| Abstract: | |
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| Keywords: | general radar timer FPGA FSM VHDL |
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