| 适用于10/100Base-T以太网的低抖动频率综合器 |
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| 引用本文： | 陆平,王彦,李联,任俊彦. 适用于10/100Base-T以太网的低抖动频率综合器[J]. 半导体学报, 2005, 26(8) |
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| 作者姓名： | 陆平 王彦 李联 任俊彦 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,200433 |
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| 摘 要： | 设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V.
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| 关 键 词： | 以太网 频率综合器 时钟抖动 |
A 3.3V Low-Jitter Frequency Synthesizer for a Fast Ethernet Transceiver |
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| Lu Ping,Wang Yan,Li Lian,REN Junyan. A 3.3V Low-Jitter Frequency Synthesizer for a Fast Ethernet Transceiver[J]. Chinese Journal of Semiconductors, 2005, 26(8) |
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| Authors: | Lu Ping Wang Yan Li Lian REN Junyan |
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| Keywords: | |
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