| 优化阵列结构的5 ns 32 kb CMOS SRAM及其外围电路 |
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| 引用本文： | 颜渝瑜,程君侠,许俊. 优化阵列结构的5 ns 32 kb CMOS SRAM及其外围电路[J]. 微电子学, 1999, 29(2): 83-88 |
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| 作者姓名： | 颜渝瑜 程君侠 许俊 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验适 |
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| 摘 要： | 设计了一个地址有效时间为５ｎｓ的３２ｋｂ（２ｋ×１６位）ＣＭＯＳ静态随机存储器。设计中采用优化的阵列结构、分段字线译码，以达到１．７５ｍＷ／ＭＨｚ的低功耗；采用位线平衡技术、高速两级敏感放大器及可预置电压的数据输出缓冲，以提高存储器的读写频率。同时，利用两级敏感放大器的层次式结构降低数据线的电压幅度，进一步降低了功耗。
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| 关 键 词： | 静态随机存储器 地址有效时间 阵列结构 |
| 修稿时间： | 1998-05-28 |
A 5-ns 32-kb CMOS SRAM with Optimized Array Architecture and Its Peripheral Circuit |
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| YAN Yu-Yu,CHENG Jun-Xia,XU Jun. A 5-ns 32-kb CMOS SRAM with Optimized Array Architecture and Its Peripheral Circuit[J]. Microelectronics, 1999, 29(2): 83-88 |
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| Authors: | YAN Yu-Yu CHENG Jun-Xia XU Jun |
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| Abstract: | |
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| Keywords: | SRAM |
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