| DES加密算法的FPGA实现 |
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| 引用本文： | 张峰,郑春来,耶晓东.DES加密算法的FPGA实现[J].现代电子技术,2008,31(7):80-82. |
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| 作者姓名： | 张峰 郑春来 耶晓东 |
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| 作者单位： | 陕西理工学院,陕西,汉中,723003 |
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| 基金项目： | 陕西理工学院校科研和教改项目 |
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| 摘 要： | 为了实现一块具备高速加密/解密功能的DES芯片,在介绍了DES加密/解密算法原理的基础上,使用VerilogHDL语言对DES算法进行了实现。仿真结果表明该DES加密/解密模块功能完全正确。本模块基于Altera公司的Stratix系列EP1S10B672C6芯片,最高工作频率可达106 MHz,数据编码速率最高可达6 Gb/s。
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| 关 键 词： | DES FPGA VerilogHDL 编码速率 |
| 文章编号： | 1004-373X(2008)07-080-03 |
| 修稿时间： | 2007年10月8日 |
FPGA Implementation of DES Encryption |
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| ZHANG Feng,ZHENG Chunlai,YE Xiaodong.FPGA Implementation of DES Encryption[J].Modern Electronic Technique,2008,31(7):80-82. |
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| Authors: | ZHANG Feng ZHENG Chunlai YE Xiaodong |
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| Abstract: | To implement a DES module with high speed encode/decode rate,the paper introduces the principle of DES encryption and the design process of the DES with Verilog HDL.Simulation suggests:the DES module operates well.Download with Altera Stratix series FPGA,EP1S10B672c6,the DES module can work at the clock of 106 MHz,encode/decode rate at 6Gbits/s. |
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| Keywords: | DES FPGA Verilog HDL encode rate |
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