| RTL数据通路模拟矢量自动生成方法研究与实现 |
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| 引用本文： | 李暾,郭阳,李思昆. RTL数据通路模拟矢量自动生成方法研究与实现[J]. 计算机辅助设计与图形学学报, 2004, 16(8): 1062-1069 |
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| 作者姓名： | 李暾 郭阳 李思昆 |
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| 作者单位： | 国防科学技术大学计算机科学与技术学院,长沙,410073;国防科学技术大学计算机科学与技术学院,长沙,410073;国防科学技术大学计算机科学与技术学院,长沙,410073 |
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| 基金项目： | 国家自然科学基金 ( 90 2 0 70 19,60 3 0 3 0 11)，国家“八六三”高技术研究发展计划 ( 2 0 0 2AA1Z14 80 )资助 |
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| 摘 要： | 针对已有的RTL数据通路模拟矢量自动生成方法的不足，提出一种利用约束逻辑编辑(CLP)自动生成数据通路模拟矢量的新方法．该方法首先对给定的Verilog RTL描述采用程序切片进行设计化简，然后对化简后的结果基于位向量算术原理生成CLP约束，并利用CLP求解器GProlog进行约束求解，最终生成满足输出要求的模拟矢量．该方法约束求解速度快，生成的约束是统一的，得到的模拟矢量较完备，能满足模拟验证的要求．实验结果表明，文中方法是一种高效的RTL数据通路模拟矢量自动生成方法．
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| 关 键 词： | VLSI 数据通路 约束逻辑编程 模拟矢量自动生成 |
Automatic Simulation Vector Generation for RTL Datapath |
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| Li Tun Guo Yang Li Sikun. Automatic Simulation Vector Generation for RTL Datapath[J]. Journal of Computer-Aided Design & Computer Graphics, 2004, 16(8): 1062-1069 |
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| Authors: | Li Tun Guo Yang Li Sikun |
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| Abstract: | A novel constraint logic programming(CLP) based method of automatic simulation vector generation for RTL datapath is presented to reduce the design complexity by program slicing and generate CLP constraints based on bitvector arithmetic for the reduced design. It utilizes GProlog to solve the CLP constraints for producing simulation vectors. The method can generate uniform constraints with quick solution and generating complete vectors to satisfy the needs of simulation. Experimental results show that this approach is efficient and automated in generating simulation vectors for RTL datapath. |
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| Keywords: | VLSI datapath constraint logic programming automatic simulation vectors generation |
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