| SoC设计中的低功耗逻辑综合策略 |
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| 引用本文： | 王丽英,杨军,罗岚.SoC设计中的低功耗逻辑综合策略[J].电子工程师,2005,31(11):10-12. |
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| 作者姓名： | 王丽英 杨军 罗岚 |
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| 作者单位： | 东南大学国家专用集成电路系统工程技术研究中心,江苏省,南京市,210096 |
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| 摘 要： | 介绍了一种SoC(片上系统)电路的高效逻辑综合方法,用工具对功耗关键模块插入时钟门控单元来降低功耗,并用工具提取不带时钟门控模块的约束条件来优化相应带门控的模块,使SoC在最高主频率、面积和功耗等方面达到最优,且时序收敛较快.采用该方法对Unity805plus SoC芯片进行综合,取得比自顶向下、自底向上等传统综合方法更好的效果,在最差情况下最高频率为200 MHz,面积为8 773 410μm2,功耗为724.920 4 mW.在ULTRA60上运行时间为14h.关键词:逻辑综合,SoC,时序收敛
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| 关 键 词： | 逻辑综合 时序收敛 |
| 收稿时间： | 2005-07-12 |
| 修稿时间： | 2005-09-27 |
A Low Power Consumption Logic Synthesis Strategy for Design of System-on-Chip |
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| Wang Liying,Yang Jun,Luo Lan.A Low Power Consumption Logic Synthesis Strategy for Design of System-on-Chip[J].Electronic Engineer,2005,31(11):10-12. |
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| Authors: | Wang Liying Yang Jun Luo Lan |
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| Abstract: | |
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| Keywords: | SoC |
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