| 基于CPLD的混合逻辑乘法器的设计 |
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| 引用本文： | 何静,李清峰.基于CPLD的混合逻辑乘法器的设计[J].微计算机信息,2006,22(17):244-246. |
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| 作者姓名： | 何静 李清峰 |
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| 作者单位： | 410205,湖南商学院计算机与电子工程系 |
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| 摘 要： | 本文介绍了混合逻辑乘法器的设计实例,采用Altera公司的MAX7000AE系列的芯片及MAX+PLUSII开发系统实现,并给出VHDL的源程序及时序仿真波形。
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| 关 键 词： | 混合逻辑乘法器 时序仿真 |
| 文章编号： | 1008-0570(2006)06-2-0244-03 |
| 修稿时间： | 2005年12月12 |
Design of Mixed Logical Multiplier Based On CPLD |
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| He,Jing,Li,Qingfeng.Design of Mixed Logical Multiplier Based On CPLD[J].Control & Automation,2006,22(17):244-246. |
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| Authors: | He Jing Li Qingfeng |
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| Affiliation: | (410205 Department of computer and electron en- gineering Hunan Business College |
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| Abstract: | The paper introduces a design example of mixed logical multiplier, which is realized with MAX7000AE chip and MAX+ PLUSII of Altera Co. And gives its source program of VHDL and timing simulation waveform. |
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| Keywords: | CPLD VHDL |
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